1. 從一個(gè)被問爛了的問題說起FPGA 到底算不算處理器每次線下交流或者群里聊天只要聊到 FPGA總有人拋出一個(gè)問題“這玩意兒跟 CPU 有啥區(qū)別它不也是芯片嗎不也能算東西嗎”更進(jìn)階一點(diǎn)的會(huì)問“我能不能拿 FPGA 當(dāng)處理器用直接跑個(gè)操作系統(tǒng)”這兩個(gè)問題看著簡(jiǎn)單但背后牽扯的是整個(gè)數(shù)字邏輯設(shè)計(jì)領(lǐng)域最核心的認(rèn)知分水嶺。我見過太多新手抱著“學(xué) FPGA 就是學(xué)一門新編程語言”的心態(tài)進(jìn)來結(jié)果在時(shí)序約束和資源映射上撞得頭破血流最后得出結(jié)論“FPGA 太難了”。其實(shí)難的不是工具是腦子里那套從軟件世界帶過來的思維模型沒換過來。先把結(jié)論撂在這兒FPGA 本質(zhì)上是一堆可配置的數(shù)字邏輯資源加上可編程的互連網(wǎng)絡(luò)它不執(zhí)行指令它描述電路。你寫的 Verilog 或 VHDL 代碼綜合工具讀完之后給你映射成的是一張電路網(wǎng)表而不是一串機(jī)器碼。CPU 是取指、譯碼、執(zhí)行、訪存、寫回一步一步按節(jié)拍走FPGA 是你把邏輯門和觸發(fā)器連成什么樣它就變成什么樣信號(hào)在里面的傳播是并行發(fā)生的沒有“第幾條指令”這個(gè)概念。這個(gè)根本差異決定了后面所有設(shè)計(jì)方法、優(yōu)化手段、調(diào)試思路的不同。那為什么標(biāo)題里說“除非你想讓它們當(dāng)處理器”因?yàn)?FPGA 確實(shí)可以被配置成一個(gè)處理器的形態(tài)——你可以用 LUT 和觸發(fā)器搭出 ALU、寄存器堆、指令譯碼器再配上 Block RAM 當(dāng)內(nèi)存軟核處理器就出來了。Xilinx 的 MicroBlaze、Intel 的 Nios II 都是這么干的。但關(guān)鍵在于你搭出來的這個(gè)處理器性能大概率跑不過同價(jià)位的硬核 CPU面積效率也差得遠(yuǎn)。它的價(jià)值在于可裁剪、可定制、能和自定義邏輯緊耦合而不是拿來跟 i9 比跑分。所以“FPGA 當(dāng)處理器”這件事得看你的應(yīng)用場(chǎng)景到底需不需要這種靈活性而不是因?yàn)樗澳堋本蜔o腦上。這篇文章我打算從底層結(jié)構(gòu)講起把 LUT、CLB、DSP、BRAM 這些核心資源掰開揉碎說清楚然后聊怎么根據(jù)需求選型、怎么做資源估算、怎么避開新手最容易踩的坑。中間會(huì)穿插一些我實(shí)際項(xiàng)目里的參數(shù)計(jì)算和調(diào)試記錄盡量讓不同基礎(chǔ)的朋友都能找到能直接抄作業(yè)的部分。2. 拆開看內(nèi)部LUT、CLB、DSP 到底在干什么2.1 LUT 不是查找表那么簡(jiǎn)單它是萬能邏輯門LUT 全稱 Look-Up Table中文叫查找表。很多教材把它解釋成“一個(gè)存儲(chǔ)了真值表的小內(nèi)存”這話沒錯(cuò)但容易讓人低估它的威力。一個(gè) N 輸入的 LUT本質(zhì)上就是一個(gè) 2^N × 1 的 SRAM 陣列地址線是輸入數(shù)據(jù)輸出就是邏輯結(jié)果。你往里面寫什么真值表它就實(shí)現(xiàn)什么邏輯函數(shù)。比如一個(gè) 4 輸入 LUT你可以讓它實(shí)現(xiàn)與門、或門、異或門、加法器的一位和、甚至一個(gè)復(fù)雜的組合邏輯表達(dá)式只要輸入不超過 4 個(gè)變量。這里有個(gè)關(guān)鍵點(diǎn)LUT 實(shí)現(xiàn)邏輯函數(shù)的延遲是固定的跟函數(shù)復(fù)雜度無關(guān)。一個(gè) 4 輸入 LUT 實(shí)現(xiàn)A B和實(shí)現(xiàn)A ^ B ^ C ^ D延遲基本一樣都是穿過 SRAM 和輸出緩沖的時(shí)間。這跟 ASIC 里用標(biāo)準(zhǔn)單元搭邏輯完全不同ASIC 里門越多級(jí)數(shù)越多延遲越大。所以 FPGA 在組合邏輯路徑上的時(shí)序表現(xiàn)相對(duì)“平坦”這也是為什么它適合做那些邏輯深度大但位寬不高的控制邏輯。實(shí)際器件里L(fēng)UT 通常不是孤立的。以 Xilinx 7 系列為例一個(gè) 6 輸入 LUT 后面往往跟著一個(gè)觸發(fā)器Flip-Flop可以配置成純組合輸出也可以把結(jié)果打一拍再輸出。這個(gè)結(jié)構(gòu)叫 LUT-FF Pair是 FPGA 里最基礎(chǔ)的邏輯單元。6 輸入 LUT 的好處是能覆蓋更復(fù)雜的函數(shù)減少級(jí)聯(lián)層數(shù)但代價(jià)是面積和功耗。Intel 的器件有些用 4 輸入 LUT 加專用進(jìn)位鏈的結(jié)構(gòu)各有取舍。注意LUT 的輸入數(shù)不是越多越好。輸入數(shù)增加SRAM 面積指數(shù)增長(zhǎng)但很多邏輯函數(shù)用不到那么多變量。實(shí)際綜合工具會(huì)根據(jù)你的代碼自動(dòng)做邏輯優(yōu)化和映射你不需要手動(dòng)去“分配”LUT但理解這個(gè)結(jié)構(gòu)能幫你寫出更容易被高效映射的代碼。2.2 CLB 是邏輯資源的集裝箱Slice 才是最小單元CLB 全稱 Configurable Logic Block中文叫可配置邏輯塊。它是 FPGA 里邏輯資源的基本容器。不同廠商的 CLB 內(nèi)部結(jié)構(gòu)不一樣Xilinx 7 系列的一個(gè) CLB 包含兩個(gè) Slice每個(gè) Slice 里有 4 個(gè) 6 輸入 LUT、8 個(gè)觸發(fā)器、進(jìn)位鏈邏輯和若干多路選擇器。Intel 的 LABLogic Array Block結(jié)構(gòu)類似但內(nèi)部劃分方式不同。為什么要關(guān)心 CLB 和 Slice因?yàn)槟愕脑O(shè)計(jì)最終會(huì)被映射到這些具體的物理資源上資源夠不夠、布局合不合理直接決定能不能布通、時(shí)序能不能收斂。綜合報(bào)告里會(huì)告訴你用了多少個(gè) LUT、多少個(gè) FF、多少個(gè) Slice這些數(shù)字就是你判斷設(shè)計(jì)規(guī)模的依據(jù)。比如一個(gè)中等復(fù)雜度的圖像處理流水線可能用掉幾千到幾萬個(gè) LUT而一個(gè)簡(jiǎn)單的串口控制器可能幾百個(gè) LUT 就夠了。Slice 內(nèi)部的進(jìn)位鏈?zhǔn)莻€(gè)容易被忽略但極其重要的資源。它是一條專用的快速進(jìn)位通路專門用來實(shí)現(xiàn)加法器、計(jì)數(shù)器、比較器這類需要進(jìn)位傳播的邏輯。如果你用 LUT 去搭一個(gè) 32 位加法器進(jìn)位需要一級(jí)一級(jí)傳延遲很大但用進(jìn)位鏈32 位加法可以做到幾個(gè)納秒的延遲。所以寫代碼時(shí)盡量讓綜合工具識(shí)別出加法、減法、累加這些模式讓它自動(dòng)映射到進(jìn)位鏈上而不是自己用邏輯門去拼。2.3 DSP 切片不是“數(shù)字信號(hào)處理器”是硬件乘法累加器DSP 這個(gè)詞在 FPGA 語境里容易引起誤解。它指的不是那種獨(dú)立芯片比如 TI 的 C6000 系列而是 FPGA 內(nèi)部集成的專用數(shù)字信號(hào)處理切片核心是一個(gè)硬核乘法器加累加器。以 Xilinx 的 DSP48E1 為例它包含一個(gè) 25×18 的乘法器、一個(gè) 48 位的累加器、一些預(yù)加器和邏輯運(yùn)算單元可以配置成乘法、乘累加、乘加、桶形移位等多種模式。為什么需要 DSP 切片因?yàn)橛?LUT 搭乘法器太浪費(fèi)資源了。一個(gè) 18×18 的乘法器用 LUT 實(shí)現(xiàn)可能要幾百個(gè) LUT而一個(gè) DSP 切片就能搞定而且速度更快、功耗更低。所以在做濾波器、FFT、矩陣運(yùn)算、圖像卷積這些算法時(shí)優(yōu)先考慮把乘法映射到 DSP 切片上。綜合工具通常會(huì)自動(dòng)推斷但你可以通過代碼風(fēng)格和屬性約束來引導(dǎo)它。這里有個(gè)實(shí)操經(jīng)驗(yàn)DSP 切片的輸入寄存器、輸出寄存器、累加器寄存器都可以獨(dú)立配置。如果你把流水線級(jí)數(shù)設(shè)得太少時(shí)序可能跑不上去設(shè)得太多延遲增加但吞吐率不變。一般建議至少打兩拍輸入一拍、輸出一拍這樣能跑到器件標(biāo)稱的最高頻率。如果做累加器累加寄存器也要用上否則組合邏輯路徑太長(zhǎng)。2.4 Block RAM 和分布式 RAM什么時(shí)候用哪個(gè)FPGA 里的存儲(chǔ)資源分兩種Block RAMBRAM和分布式 RAMDistributed RAM。BRAM 是專用的硬核存儲(chǔ)塊通常每個(gè) 18Kb 或 36Kb可以配置成單口、雙口、真雙口等模式適合做大容量緩存、FIFO、查找表。分布式 RAM 是用 LUT 配置成的淺層存儲(chǔ)容量小但靈活適合做小規(guī)模的寄存器堆、移位寄存器。選型邏輯很簡(jiǎn)單容量大、位寬規(guī)整、需要獨(dú)立時(shí)鐘域用 BRAM容量小、深度淺、和邏輯緊耦合用分布式 RAM。比如一個(gè) 1024×16 的 FIFO肯定用 BRAM一個(gè) 32×8 的寄存器文件用分布式 RAM 更省資源。綜合工具會(huì)根據(jù)你的代碼推斷但你可以用ram_style屬性強(qiáng)制指定。BRAM 的另一個(gè)用途是跨時(shí)鐘域數(shù)據(jù)緩沖。因?yàn)?BRAM 是真雙口兩個(gè)端口可以獨(dú)立時(shí)鐘天然適合做異步 FIFO。但要注意BRAM 的讀寫延遲是固定的讀操作通常有一到兩拍延遲寫操作也有建立保持要求。做跨時(shí)鐘域時(shí)地址和數(shù)據(jù)的同步要額外小心不能只靠 BRAM 本身。3. 從需求到選型怎么挑一顆合適的 FPGA3.1 先算資源再選型號(hào)別反過來新手最容易犯的錯(cuò)誤是先看開發(fā)板便宜不便宜買回來發(fā)現(xiàn)資源不夠或者資源過剩浪費(fèi)錢。正確的順序是先做資源估算再選器件型號(hào)最后選開發(fā)板。資源估算不需要很精確但量級(jí)不能錯(cuò)。估算方法分三步。第一步把設(shè)計(jì)拆成模塊列出每個(gè)模塊的主要資源消耗。比如一個(gè)視頻縮放模塊需要行緩沖BRAM、乘法器DSP、控制邏輯LUT/FF。第二步根據(jù)算法復(fù)雜度估算每個(gè)模塊的 LUT 和 FF 用量。經(jīng)驗(yàn)值一個(gè) 8 位加法器約 8 個(gè) LUT一個(gè) 16 位計(jì)數(shù)器約 16 個(gè) LUT 加 16 個(gè) FF一個(gè)簡(jiǎn)單的狀態(tài)機(jī)約 20-50 個(gè) LUT。第三步加總后留 30%-50% 余量因?yàn)椴季植季€、時(shí)序優(yōu)化、調(diào)試邏輯都會(huì)額外消耗資源。我一般會(huì)做一個(gè)簡(jiǎn)單的表格來對(duì)比模塊LUT 估算FF 估算DSP 估算BRAM 估算視頻輸入解析50030002行緩沖20010004縮放算法2000150082輸出時(shí)序30020000合計(jì)3000210088加 40% 余量420029401212有了這個(gè)表再去查器件手冊(cè)的資源表就能快速鎖定型號(hào)。比如 Xilinx Artix-7 XC7A35T 有 20800 個(gè) LUT、41600 個(gè) FF、90 個(gè) DSP、50 個(gè) BRAM做這個(gè)設(shè)計(jì)綽綽有余如果換成 XC7A15TLUT 只有 10400 個(gè)可能就緊張了。3.2 速度等級(jí)和封裝別忽略這兩個(gè)隱藏參數(shù)選型時(shí)除了資源數(shù)量還有兩個(gè)參數(shù)經(jīng)常被忽略速度等級(jí)和封裝。速度等級(jí)用數(shù)字表示比如 -1、-2、-3數(shù)字越大速度越快價(jià)格也越貴。速度等級(jí)影響的是器件能跑的最高頻率和時(shí)序收斂的難易程度。如果你的設(shè)計(jì)目標(biāo)頻率是 200MHz用 -1 的器件可能怎么優(yōu)化都差一點(diǎn)換 -2 就輕松過了。所以在項(xiàng)目初期就要明確目標(biāo)頻率然后選對(duì)應(yīng)速度等級(jí)的器件別等到時(shí)序收斂不了再換型號(hào)。封裝影響的是 IO 數(shù)量和引腳間距。IO 數(shù)量要滿足你的外設(shè)需求比如 HDMI 輸入輸出、DDR 內(nèi)存、以太網(wǎng)、串口等每個(gè)接口都要占若干 IO。引腳間距決定 PCB 布線難度BGA 封裝引腳多但需要多層板QFP 封裝引腳少但容易手工焊接。如果是做原型驗(yàn)證選 QFP 封裝的開發(fā)板會(huì)友好很多如果是做產(chǎn)品BGA 是主流。3.3 軟核還是硬核什么時(shí)候該上處理器回到標(biāo)題那個(gè)問題什么時(shí)候該在 FPGA 里放一個(gè)處理器我的判斷標(biāo)準(zhǔn)是當(dāng)控制流程復(fù)雜、分支多、狀態(tài)跳轉(zhuǎn)頻繁而數(shù)據(jù)通路相對(duì)固定時(shí)用軟核處理器更劃算。比如一個(gè)需要解析多種協(xié)議、處理用戶命令、管理文件系統(tǒng)的設(shè)備用狀態(tài)機(jī)寫會(huì)非常臃腫用 MicroBlaze 跑 C 代碼就清爽很多。反過來如果數(shù)據(jù)通路是高度并行、流水線化的比如圖像濾波、雷達(dá)信號(hào)處理那就老老實(shí)實(shí)用硬件邏輯別硬塞處理器。軟核處理器的資源開銷也要心里有數(shù)。一個(gè)最小的 MicroBlaze 配置大約消耗 1000-1500 個(gè) LUT、800-1000 個(gè) FF、2-4 個(gè) BRAM。如果加上調(diào)試模塊、中斷控制器、定時(shí)器資源還會(huì)漲。所以在資源緊張的器件上上軟核要慎重。硬核處理器比如 Zynq 里的 ARM Cortex-A9不占 FPGA 邏輯資源但芯片價(jià)格更高適合對(duì)性能要求高的場(chǎng)景。4. 實(shí)操從零搭一個(gè)可綜合的 FPGA 設(shè)計(jì)流程4.1 工程創(chuàng)建與約束文件編寫假設(shè)你用的是 Vivado新建工程后第一件事不是寫代碼而是把約束文件準(zhǔn)備好。約束文件XDC告訴工具你的時(shí)鐘頻率、引腳分配、IO 標(biāo)準(zhǔn)、時(shí)序例外。很多新手跳過這一步直接綜合結(jié)果時(shí)序報(bào)告一堆紅色不知道怎么改。一個(gè)典型的時(shí)鐘約束長(zhǎng)這樣create_clock -period 10.000 -name sys_clk [get_ports clk] set_input_delay -clock sys_clk -max 2.000 [get_ports data_in] set_output_delay -clock sys_clk -max 3.000 [get_ports data_out]-period 10.000表示時(shí)鐘周期 10ns對(duì)應(yīng) 100MHz。輸入輸出延遲根據(jù)外部器件的時(shí)序手冊(cè)來填不能隨便寫。如果外部器件的數(shù)據(jù)建立時(shí)間是 2ns保持時(shí)間是 1ns那set_input_delay的 max 和 min 就要對(duì)應(yīng)設(shè)置。引腳約束用set_property PACKAGE_PIN和set_property IOSTANDARD比如set_property PACKAGE_PIN Y18 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk]注意引腳分配一定要對(duì)照開發(fā)板的原理圖別抄錯(cuò)。IO 標(biāo)準(zhǔn)也要匹配外部電平3.3V 和 1.8V 混接可能燒芯片。4.2 代碼風(fēng)格讓綜合工具替你干活寫 Verilog 的時(shí)候盡量用同步設(shè)計(jì)避免異步復(fù)位和鎖存器。同步復(fù)位雖然多占一點(diǎn)資源但時(shí)序分析簡(jiǎn)單跨時(shí)鐘域處理也方便。異步復(fù)位如果釋放時(shí)刻靠近時(shí)鐘沿容易產(chǎn)生亞穩(wěn)態(tài)。如果必須用異步復(fù)位至少加一個(gè)復(fù)位同步器。另一個(gè)重要原則是讓代碼結(jié)構(gòu)清晰模塊劃分合理。綜合工具對(duì)層次化設(shè)計(jì)的優(yōu)化能力更強(qiáng)而且便于你做區(qū)域約束和增量編譯。我一般會(huì)把設(shè)計(jì)分成三層頂層只做例化和互連中間層做功能模塊底層做基本單元計(jì)數(shù)器、FIFO、狀態(tài)機(jī)。這樣綜合報(bào)告里每個(gè)模塊的資源消耗一目了然改起來也方便。關(guān)于case語句用獨(dú)熱碼還是二進(jìn)制碼這是個(gè)經(jīng)典問題。獨(dú)熱碼的優(yōu)點(diǎn)是譯碼邏輯簡(jiǎn)單、速度快缺點(diǎn)是狀態(tài)多的時(shí)候觸發(fā)器用量大。二進(jìn)制碼省觸發(fā)器但譯碼邏輯復(fù)雜速度慢。我的經(jīng)驗(yàn)是狀態(tài)數(shù)少于 8 個(gè)用獨(dú)熱碼狀態(tài)數(shù)多于 16 個(gè)用二進(jìn)制碼或格雷碼中間地帶看時(shí)序余量。綜合工具通常會(huì)自動(dòng)優(yōu)化但你可以用fsm_encoding屬性強(qiáng)制指定。4.3 綜合、實(shí)現(xiàn)與時(shí)序收斂綜合完成后第一件事是看資源報(bào)告和時(shí)序報(bào)告。資源報(bào)告告訴你 LUT、FF、DSP、BRAM 用了多少和你的估算對(duì)比一下偏差太大就要找原因。時(shí)序報(bào)告看 WNSWorst Negative Slack和 TNSTotal Negative SlackWNS 為負(fù)說明有時(shí)序違例需要優(yōu)化。時(shí)序優(yōu)化的手段按優(yōu)先級(jí)排序第一降低邏輯級(jí)數(shù)把長(zhǎng)組合路徑打斷成流水線第二用 DSP 或 BRAM 替代 LUT 實(shí)現(xiàn)第三調(diào)整布局約束把相關(guān)邏輯放在同一區(qū)域第四降低時(shí)鐘頻率。降頻是最后手段因?yàn)闀?huì)影響性能指標(biāo)。我遇到過一個(gè)典型案例一個(gè) 64 位累加器在 200MHz 下 WNS 是 -1.2ns怎么優(yōu)化邏輯都不行。后來發(fā)現(xiàn)是累加器的進(jìn)位鏈太長(zhǎng)改成兩級(jí)流水線每級(jí) 32 位累加WNS 直接變成 0.5ns。所以流水線是時(shí)序收斂的萬能藥但要注意流水線會(huì)引入延遲系統(tǒng)設(shè)計(jì)時(shí)要預(yù)留。4.4 板級(jí)調(diào)試ILA 和 VIO 怎么用代碼下載到板子上之后如果功能不對(duì)第一反應(yīng)不應(yīng)該是改代碼而是抓波形。Vivado 的 ILAIntegrated Logic Analyzer可以讓你在 FPGA 內(nèi)部抓信號(hào)類似一個(gè)嵌入式邏輯分析儀。用法是在代碼里例化 ILA IP把要觀察的信號(hào)連上去設(shè)置觸發(fā)條件然后下載比特流在硬件管理器里看波形。ILA 的采樣深度和觸發(fā)條件要提前規(guī)劃。采樣深度太淺抓不到關(guān)鍵事件太深消耗 BRAM 太多。一般設(shè) 1024 或 2048 就夠了。觸發(fā)條件可以設(shè)成“某個(gè)信號(hào)上升沿”或“某個(gè)狀態(tài)機(jī)進(jìn)入特定狀態(tài)”這樣能精準(zhǔn)捕獲異常。VIOVirtual Input/Output用來實(shí)時(shí)讀寫 FPGA 內(nèi)部的寄存器相當(dāng)于一個(gè)虛擬的按鍵和 LED。調(diào)試時(shí)可以用 VIO 動(dòng)態(tài)修改參數(shù)觀察系統(tǒng)響應(yīng)不用重新綜合。比如調(diào) PID 參數(shù)時(shí)用 VIO 改 Kp、Ki、Kd比反復(fù)改代碼快得多。5. 常見問題與排查技巧實(shí)錄5.1 時(shí)序違例了先查這五個(gè)地方時(shí)序違例是 FPGA 開發(fā)中最常見的問題沒有之一。我總結(jié)了一個(gè)排查順序按這個(gè)走能解決 80% 的情況排查項(xiàng)常見原因解決方法時(shí)鐘約束周期設(shè)太緊或忘了設(shè)確認(rèn)目標(biāo)頻率重新約束邏輯級(jí)數(shù)組合路徑太長(zhǎng)插入流水線寄存器扇出一個(gè)信號(hào)驅(qū)動(dòng)太多負(fù)載復(fù)制寄存器降低扇出跨時(shí)鐘域缺少同步器加兩級(jí)觸發(fā)器同步布局相關(guān)邏輯離太遠(yuǎn)加區(qū)域約束手動(dòng)布局跨時(shí)鐘域是新手最容易忽略的。兩個(gè)不同時(shí)鐘域的信號(hào)直接相連綜合工具不會(huì)報(bào)錯(cuò)但實(shí)際運(yùn)行時(shí)亞穩(wěn)態(tài)會(huì)導(dǎo)致隨機(jī)故障。任何跨時(shí)鐘域信號(hào)都必須經(jīng)過同步處理單比特用兩級(jí)觸發(fā)器多比特用異步 FIFO 或握手協(xié)議。5.2 資源不夠了怎么瘦身資源不夠時(shí)先看綜合報(bào)告里哪個(gè)模塊占大頭。常見的資源浪費(fèi)包括用 LUT 搭乘法器改用 DSP、用分布式 RAM 做大緩存改用 BRAM、狀態(tài)機(jī)編碼不合理改獨(dú)熱碼或二進(jìn)制碼、重復(fù)例化相同模塊考慮時(shí)分復(fù)用。時(shí)分復(fù)用是個(gè)高級(jí)技巧如果一個(gè)乘法器在時(shí)間上不是一直忙可以讓多個(gè)模塊共享它。比如視頻處理里RGB 三個(gè)通道的乘法可以分時(shí)用一個(gè) DSP 切片代價(jià)是控制邏輯復(fù)雜一點(diǎn)但省下兩個(gè) DSP。在資源緊張的器件上這種取舍很值得。另一個(gè)技巧是用 BRAM 替代 LUT 實(shí)現(xiàn)查找表。比如正弦波查找表用 LUT 實(shí)現(xiàn)要幾千個(gè) LUT用 BRAM 只要一個(gè) 18Kb 的塊。綜合工具通常會(huì)自動(dòng)推斷但你可以用rom_style屬性強(qiáng)制。5.3 調(diào)試時(shí)信號(hào)抓不到檢查這幾個(gè)配置ILA 抓不到信號(hào)最常見的原因是信號(hào)被綜合優(yōu)化掉了。綜合工具看到某個(gè)信號(hào)沒有輸出負(fù)載直接刪掉ILA 自然抓不到。解決方法是在代碼里加(* keep true *)屬性或者把信號(hào)引出到頂層端口。另一個(gè)原因是采樣時(shí)鐘不對(duì)。ILA 的采樣時(shí)鐘必須和被觀察信號(hào)同步如果信號(hào)在另一個(gè)時(shí)鐘域要用對(duì)應(yīng)的時(shí)鐘去采樣?？鐣r(shí)鐘域信號(hào)抓波形時(shí)看到的數(shù)據(jù)可能不穩(wěn)定這是正常的因?yàn)閬喎€(wěn)態(tài)在波形上表現(xiàn)為不定態(tài)。還有ILA 的觸發(fā)條件設(shè)置要合理。如果觸發(fā)條件太嚴(yán)格可能永遠(yuǎn)等不到太寬松抓到的都是無用數(shù)據(jù)。我一般先用簡(jiǎn)單條件抓一段看看信號(hào)大致行為再逐步收緊條件。5.4 上板后功能不對(duì)但仿真沒問題仿真通過但上板不對(duì)這是最讓人頭疼的情況。常見原因有幾個(gè)第一約束文件寫錯(cuò)引腳分配和實(shí)際板子不一致第二時(shí)鐘頻率不對(duì)仿真時(shí)用的周期和實(shí)際晶振不匹配第三復(fù)位邏輯有問題上電復(fù)位沒生效第四外部器件時(shí)序不滿足比如 DDR 的建立保持時(shí)間。排查時(shí)先用示波器或邏輯分析儀看關(guān)鍵引腳的電平變化確認(rèn)時(shí)鐘和復(fù)位正常。然后用 ILA 抓內(nèi)部信號(hào)對(duì)比仿真波形找到第一個(gè)不一致的點(diǎn)。通常問題就出在那里。我踩過一個(gè)坑仿真時(shí)用的復(fù)位是高電平有效上板時(shí)發(fā)現(xiàn)板子的復(fù)位按鍵是低電平有效結(jié)果系統(tǒng)一直處于復(fù)位狀態(tài)。這種低級(jí)錯(cuò)誤在緊張趕項(xiàng)目時(shí)特別容易犯所以上板前一定要對(duì)照原理圖檢查一遍所有外部信號(hào)的極性。6. 一些關(guān)于學(xué)習(xí)路徑和工具鏈的個(gè)人建議如果你剛開始學(xué) FPGA我的建議是先別碰軟核處理器先把純邏輯設(shè)計(jì)做熟。找一個(gè)簡(jiǎn)單的項(xiàng)目比如流水燈、串口收發(fā)、VGA 顯示把綜合、實(shí)現(xiàn)、下載、調(diào)試的完整流程走一遍。然后逐步增加復(fù)雜度做 FIFO、狀態(tài)機(jī)、簡(jiǎn)單算法。等你能獨(dú)立完成一個(gè)中等規(guī)模的設(shè)計(jì)并且時(shí)序收斂、上板驗(yàn)證通過再去考慮軟核和操作系統(tǒng)。工具鏈方面Vivado 和 Quartus 是主流選一個(gè)用熟就行。仿真工具推薦 ModelSim 或 Vivado 自帶的 Simulator初期用行為仿真就夠了不需要上時(shí)序仿真。版本控制用 Git但要注意忽略綜合產(chǎn)生的臨時(shí)文件只保留源碼和約束。開發(fā)板選擇上新手別買太貴的但也別買資源太少的。一顆 Artix-7 或 Cyclone IV 的中等規(guī)模開發(fā)板配上基本外設(shè)LED、按鍵、串口、VGA/HDMI價(jià)格在幾百到一千出頭足夠你學(xué)到中級(jí)水平。等確定方向了再根據(jù)項(xiàng)目需求買高端板卡。最后說一個(gè)心態(tài)問題FPGA 開發(fā)是軟硬結(jié)合的活既要懂邏輯設(shè)計(jì)又要懂電路和時(shí)序。遇到問題別急著換方案先把手頭的工具用透把波形抓清楚把時(shí)序報(bào)告讀明白。很多時(shí)候問題不在代碼而在約束或者外部電路。我見過太多人一遇到時(shí)序違例就降頻結(jié)果性能指標(biāo)永遠(yuǎn)上不去。其實(shí)花點(diǎn)時(shí)間做流水線優(yōu)化往往能既保頻率又保功能。這個(gè)領(lǐng)域沒有捷徑但每一步踩實(shí)了后面會(huì)越來越順。