干高速電路這行繞不開一個(gè)工具Cadence Sigrity。DDR4剛普及那會兒走線等長做齊、間距拉夠靠經(jīng)驗(yàn)還能扛一扛到了DDR5、PCIe 5.0這種速率時(shí)序裕量按皮秒算電源紋波按毫伏校純靠layout規(guī)則去猜翻車概率極高。最近好幾個(gè)工程師朋友問我Sigrity怎么裝、怎么上手仿真今天就把安裝配置到SI/PI入門實(shí)戰(zhàn)完整捋一遍新手照著做基本能跑通第一個(gè)仿真案例。這篇文章適合兩類人一是剛接觸高速電路仿真、準(zhǔn)備給DDR或SerDes做信號完整性驗(yàn)證的硬件工程師二是已經(jīng)會用Allegro畫板但從來沒點(diǎn)開過Signality SpeedXP入口的PCB工程師。文章不堆理論重點(diǎn)講清楚Sigrity在整套Cadence生態(tài)里是什么定位、怎么裝最省心、裝完從哪里下手做第一個(gè)仿真以及那些“文件里查不到、但實(shí)際必踩”的坑。1. Sigrity到底能干什么先把工具地圖搞清楚很多初學(xué)者一打開Cadence官網(wǎng)就被一堆名字搞蒙Sigrity、PowerSI、SPEED2000、OptimizePI、Clarity 3D……這還不算Allegro里面那個(gè)叫Sigrity Aurora的小插件。先說結(jié)論Sigrity不是一個(gè)單機(jī)軟件而是一整套面向信號完整性和電源完整性的仿真平臺分頻域、時(shí)域、直流三類場景。1.1 信號完整性SI仿真從TDR到眼圖信號完整性解決的核心問題只有一個(gè)波形到了接收端還對不對。頻率一旦上去過孔殘樁、走線阻抗突變、參考層跨分割、連接器焊盤寄生電容都會把原本方方正正的信號變成歪歪扭扭的毛刺。Sigrity這邊負(fù)責(zé)SI的主要工具是PowerSI和SpeedXP Suite前者做頻域抽取——拿S參數(shù)看通道在某個(gè)頻率點(diǎn)上的插入損耗和回波損耗后者做時(shí)域——跑TDR看阻抗曲線、跑眼圖看時(shí)序裕量。剛?cè)腴T的人最容易犯的錯(cuò)誤是上來就開眼圖仿真結(jié)果一堆參數(shù)不知道怎么填。我的建議是先從TDR入手因?yàn)門DR輸出的是阻抗曲線物理含義直白且貼近layout工程師的經(jīng)驗(yàn)習(xí)慣。后面第5章專門拆TDR的操作流程。1.2 電源完整性PI仿真目標(biāo)阻抗是繞不開的坎電源完整性比SI抽象一些很多人一開始想不通“電源不是有LDO和DC-DC嗎為什么要仿真”。問題在于芯片開關(guān)瞬間的電流變化率極高PCB上電源平面和走線有寄生電感電感會阻礙電流的瞬態(tài)變化導(dǎo)致芯片供電引腳電壓跌落。這個(gè)跌落如果超過芯片允許范圍邏輯就翻車。Sigrity這邊解決PI問題的組合拳是PowerDC加PowerSI加OptimizePI。PowerDC做直流壓降IR Drop和電流密度分析看銅皮夠不夠?qū)挕⑦^孔夠不夠多PowerSI做頻域阻抗曲線看電源網(wǎng)絡(luò)在哪個(gè)頻率上呈現(xiàn)高阻OptimizePI做去耦電容數(shù)量和位置的自動優(yōu)化是讓PDN阻抗壓到目標(biāo)阻抗線以下的輔助工具。1.3 Sigrity與Allegro的關(guān)系不是兩套東西在SPB 17.4及以后的版本里Sigrity已經(jīng)和Allegro做了深度集成。你可以在Allegro PCB Editor里直接選中網(wǎng)絡(luò)右鍵選擇Sigrity分析入口就會調(diào)用PowerSI或SpeedXP打開當(dāng)前版圖做仿真不需要再單獨(dú)導(dǎo)出一份文件。這種集成方式非常實(shí)用因?yàn)榉抡娴那疤崾恰鞍鎴D要能對上”直接在Allegro里啟動就能保證數(shù)據(jù)一致。不過要注意區(qū)分Allegro自帶的那幾個(gè)分析功能比如Embedded Component、XNet定義只是輔助布線不是真正的電磁場仿真。真正的S參數(shù)提取、TDR分析、PDN阻抗掃描還是要進(jìn)Sigrity的工具界面去做。2. 安裝配置前的準(zhǔn)備版本、環(huán)境和許可規(guī)劃安裝環(huán)節(jié)是勸退新手的第一道坎。Sigrity安裝不像普通軟件那樣一路Next就完事它涉及許可證服務(wù)、環(huán)境變量、與Cadence其他產(chǎn)品的版本匹配關(guān)系。我的習(xí)慣是安裝前花半小時(shí)把下面三件事確認(rèn)清楚能省掉后面兩小時(shí)的排錯(cuò)時(shí)間。2.1 版本選擇選集成包還是獨(dú)立包Cadence官方目前提供兩類獲取Sigrity的方式一類是SPBSystem Packaging Bundle整合包里自帶Sigrity組件另一類是單獨(dú)發(fā)布的Sigrity安裝包比如Signal Integrity Tool Suite、Power Integrity Tool Suite這種分模塊的。我的建議是跟著SPB走。原因很簡單集成包的組件之間做過版本聯(lián)動Allegro啟動Sigrity不必?fù)?dān)心接口不匹配的問題。版本編號上SPB 17.4對應(yīng)的是Sigrity 2019/2020系列SPB 22.1對應(yīng)更新一代的Sigrity 2022/2023系列。如果公司購買了較新的license盡量選新版本如果用的是學(xué)校或公司的共享license服務(wù)器一定要先問清楚IT這個(gè)許可支持到哪個(gè)版本不然裝完點(diǎn)開就報(bào)license錯(cuò)誤。2.2 軟硬件環(huán)境別讓電腦成了瓶頸一句話總結(jié)硬件需求內(nèi)存是第一位。Sigrity在求解S參數(shù)或跑時(shí)域仿真時(shí)對內(nèi)存的消耗遠(yuǎn)高于CPU主頻帶來的收益。我自己用32GB內(nèi)存的機(jī)器跑DDR5整條通道仿真內(nèi)存占用能到20GB以上如果是16GB內(nèi)存的老機(jī)器建議先用小規(guī)模案例驗(yàn)證流程別一上來就整板仿真。操作系統(tǒng)上Windows 10/11的64位版本都沒問題Windows 7已經(jīng)不在官方支持列表里老系統(tǒng)會碰上各種缺少運(yùn)行庫的怪問題。安裝前還需要確認(rèn)Microsoft運(yùn)行庫環(huán)境。Sigrity依賴VC運(yùn)行庫比如熱詞里常見的Microsoft.VC80.MFC和.NET Framework。如果電腦里之前裝過其他EDA軟件缺庫的概率不大如果是干凈系統(tǒng)建議先把Common Redistributable裝齊。另外切記安裝路徑不要出現(xiàn)中文和特殊符號。這個(gè)我踩過坑裝到中文用戶名目錄下后續(xù)每次啟動都會報(bào)路徑解析錯(cuò)誤。2.3 License許可先確認(rèn)類型再動手Sigrity使用Cadence統(tǒng)一的License機(jī)制常見的兩種方式一是License Server模式公司在服務(wù)器上跑FlexLM服務(wù)客戶端設(shè)置環(huán)境變量指向服務(wù)器IP和端口二是本地License文件模式把lic文件放到固定目錄環(huán)境變量直接指向文件路徑。如果你是個(gè)人學(xué)習(xí)通常是第二種如果是公司環(huán)境基本是第一種。有一點(diǎn)必須提醒拿到許可后一定要確認(rèn)許可的Feature功能模塊包含哪些。Sigrity的license是按模塊拆分的有些lic只包含PowerSI有些只包含SPEED2000。安裝時(shí)看起來都裝了但啟動某個(gè)工具時(shí)提示“l(fā)icense not support”多半是許可里沒買這個(gè)模塊不是安裝錯(cuò)誤。3. 安裝配置全流程實(shí)操記錄下面按我最近在一臺Windows 11工作站上安裝SPB 22.1帶Sigrity的流程來寫。不同版本界面略有差異但核心步驟一致可對照參考。3.1 安裝前必做的三件事第一關(guān)閉殺毒軟件和Windows Defender的實(shí)時(shí)防護(hù)。Cadence安裝過程會向系統(tǒng)目錄寫入大量文件還會配置服務(wù)殺毒軟件誤報(bào)攔截會造成安裝不完整。裝完并正常啟動后再把防護(hù)開回來就行。第二檢查磁盤空間。完整SPB 22.1裝下來大概占用50-60GB其中Sigrity組件本身占15GB左右如果還要裝技術(shù)庫比如IBIS模型庫、PDK空間更緊張。系統(tǒng)盤建議至少預(yù)留80GB空閑。第三確認(rèn)本地管理員權(quán)限。Cadence安裝服務(wù)、設(shè)置環(huán)境變量、寫入注冊表都需要管理員權(quán)限。別用普通域賬號直接裝會各種“拒絕訪問”。3.2 安裝過程的關(guān)鍵節(jié)點(diǎn)運(yùn)行安裝入口Setup.exe后最先進(jìn)入的是License Manager安裝界面。這一步先裝License Manager組件選擇安裝目錄。License Manager默認(rèn)端口是5280如果沒有端口沖突保持默認(rèn)即可。接下來裝主程序。這一步會列出組件清單務(wù)必備選上Sigrity相關(guān)組件。組件列表里Sigrity的名字通常叫“Sigrity Technology”或按模塊列出如Sigrity PowerSI、Sigrity SpeedXP Suite、Sigrity PowerDC。有的安裝包默認(rèn)不勾選所有Sigrity模塊不展開子項(xiàng)就漏掉了這是我反復(fù)提醒的重點(diǎn)。安裝過程中不需要手動重啟但會要求配置FlexLM服務(wù)。服務(wù)配置可以等裝完通過License Server Configuration工具再做不一定非在安裝向?qū)Ю锿瓿?。安裝時(shí)長取決于機(jī)器性能機(jī)械硬盤上跑一個(gè)半小時(shí)很正常SSD上半小時(shí)左右。期間別急別強(qiáng)殺進(jìn)程強(qiáng)殺的代價(jià)是第二天全部重裝。3.3 環(huán)境變量設(shè)置與License指向裝完主程序后最重要的一步就是配置環(huán)境變量。以License Server模式為例需要新建或修改系統(tǒng)環(huán)境變量在“此電腦”右鍵屬性→高級系統(tǒng)設(shè)置→環(huán)境變量里操作變量名CDS_LIC_FILE變量值5280your_license_server_ip把IP換成實(shí)際服務(wù)器地址端口按License Manager實(shí)際配置寫。變量名LM_LICENSE_FILE變量值同上兩個(gè)變量建議都設(shè)雖然Cadence官方說CDS_LIC_FILE優(yōu)先但有些第三方工具只讀LM_LICENSE_FILE設(shè)全了兼容性更好。如果用本地License文件模式就把變量值改成lic文件的全路徑比如C:\Cadence\license\license.dat。設(shè)置完環(huán)境變量一定要重啟終端或重啟電腦再驗(yàn)證不然工具讀不到新配置。3.4 安裝后的功能驗(yàn)證這里分享一個(gè)快速驗(yàn)證方法打開Allegro PCB Editor隨便建一塊空板或者打開一個(gè)現(xiàn)有.brd文件然后菜單欄找Analyze或Simulate入口如果能看到Sigrity相關(guān)的啟動項(xiàng)說明集成成功了。另一個(gè)更直接的方式是去開始菜單找到Sigrity Suite的程序組依次啟動PowerSI和SpeedXP Suite確認(rèn)不再報(bào)license錯(cuò)誤就算通過。首次啟動時(shí)如果有彈窗提示“Microsoft.VC80.MFC required”去控制面板卸載程序里看看VC Redistributable是否裝全一般裝完Cadence的Redistributable組件包就自動解決了。4. 安裝與啟動常見問題排查實(shí)錄搞了這么多年EDA軟件我把Sigrity安裝階段的典型問題整理成了一張排查表每一條都是實(shí)際見過的?，F(xiàn)象排查方向解決方案啟動報(bào)牌照錯(cuò)誤license cannot find環(huán)境變量或許可服務(wù)確認(rèn)CDS_LIC_FILE指向正確License Server上確認(rèn)服務(wù)已啟動且端口未被防火墻攔截啟動時(shí)閃退運(yùn)行庫缺失或內(nèi)存不足安裝VC Redistributable全套檢查系統(tǒng)內(nèi)存是否低于16GB找不到Sigrity入口安裝時(shí)未勾選組件重裝主程序務(wù)必展開Sigrity組件子項(xiàng)勾選完整與老版本Cadence共存沖突版本間license服務(wù)沖突將老版本環(huán)境變量與新版本分開或安裝時(shí)把新版本安裝到獨(dú)立目錄啟動后面板空白顯卡驅(qū)動或遠(yuǎn)程桌面環(huán)境更新顯卡驅(qū)動遠(yuǎn)程桌面場景下部分OpenGL渲染異常建議改用工作站本地登錄第一次導(dǎo)入.brd卡死板子封裝庫缺路徑在Allegro環(huán)境變量中配好封裝庫搜索路徑確保.brd能獨(dú)立打開后再接Sigrity這些都是“裝好了但用不起來”的常見攔路虎。如果你裝的是比較老的SPB版本比如Hotfix SPB 17.4還會遇到一個(gè)經(jīng)典問題安裝了license manager之后桌面頻繁彈出License Server Configuration窗口。這是因?yàn)镕lexLM服務(wù)配置不完整在服務(wù)管理器里找到Cadence License Manager對應(yīng)的服務(wù)確認(rèn)啟動類型是自動、登錄身份是本地系統(tǒng)賬戶手動啟動一次后就不會反復(fù)彈了。5. SI仿真入門實(shí)戰(zhàn)以TDR阻抗測量為第一個(gè)案例TDR時(shí)域反射是信號完整性仿真中最適合新手入門的切入點(diǎn)。電腦上構(gòu)造一個(gè)上升沿非常陡的脈沖打進(jìn)走線當(dāng)脈沖遇到阻抗不連續(xù)的地方一部分能量反射回來根據(jù)反射系數(shù)換算出該位置的瞬時(shí)阻抗。TDR的漂亮之處在于它把“阻抗”這種看不見摸不著的東西變成一條橫軸是時(shí)間對應(yīng)位置、縱軸是阻抗的曲線。5.1 TDR仿真前必須檢查的疊層參數(shù)打開Sigrity的SpeedXP Suite或Allegro中直接啟動TDR工具后第一步不是急著選網(wǎng)絡(luò)而是檢查疊層Cross-Section。如果疊層里的介電常數(shù)、介質(zhì)厚度和實(shí)際板廠加工參數(shù)不一致TDR結(jié)果就是自欺欺人。需要核對的參數(shù)包括每層銅厚、介質(zhì)材料的Dk介電常數(shù)、Df損耗角正切、參考層網(wǎng)絡(luò)分配、阻抗目標(biāo)的單端/差分值。有個(gè)小技巧Sigrity支持從Allegro直接導(dǎo)入疊層信息。在Allegro里執(zhí)行File→Export選Cross-section導(dǎo)出再到Sigrity里Import能省去手工錄入的誤差。注意導(dǎo)入后一定再人工復(fù)核一遍因?yàn)锳llegro里的阻抗線寬和銅箔粗糙度參數(shù)經(jīng)常不是最新值而這兩者在高速仿真里影響很大。5.2 TDR仿真步驟從選擇網(wǎng)絡(luò)到出曲線以一塊普通6層板為例我要看一條從FPGA到DDR的50歐姆單端走線。第一步在SpeedXP TDR界面中加載或打開目標(biāo).brd文件運(yùn)行前會要求選擇要分析的網(wǎng)絡(luò)可以直接輸入網(wǎng)絡(luò)名比如DQ0_MEM或從列表中勾選。第二步設(shè)置探針位置。TDR仿真的本質(zhì)是在某一點(diǎn)注入階躍信號所以必須明確從哪里打進(jìn)去。一般選信號源芯片的焊盤位置作為注入點(diǎn)接收端不加負(fù)載或按芯片輸入阻抗設(shè)置。探針設(shè)置的好壞直接影響測量結(jié)果探針越靠近真實(shí)電流路徑越準(zhǔn)。第三步設(shè)置脈沖參數(shù)。關(guān)鍵參數(shù)是上升時(shí)間它決定了TDR的空間分辨率。上升時(shí)間越短能分辨的阻抗不連續(xù)點(diǎn)越細(xì)小。以DDR4為例建議設(shè)置35ps到50ps10%-90%這對應(yīng)約2-3mm的空間分辨能力。如果只是看走線總體阻抗用100ps就夠了分辨率粗一點(diǎn)反而更容易看出大趨勢。第四步運(yùn)行仿真查看TDR阻抗曲線。橫軸的時(shí)間可以通過傳播速度換算成距離在FR4材料上信號傳播速度約6mil/ps這樣就能把阻抗突變點(diǎn)精準(zhǔn)定位到版圖上的物理位置。5.3 阻抗曲線怎么判讀別只盯著一個(gè)數(shù)不少工程師看TDR曲線只看“50歐姆附近”這幾個(gè)字這是極大的浪費(fèi)。TDR曲線的價(jià)值在于定位阻抗不連續(xù)點(diǎn)的“位置”和“性質(zhì)”。判讀時(shí)我習(xí)慣分段看曲線開頭靠近注入端的部分如果下凹明顯說明封裝或過孔區(qū)域電容寄生大走線中段如果平緩但整體偏高或偏低說明線寬或參考層間距與疊層設(shè)置不匹配末端如果大幅上揚(yáng)通常是接收端開路如果末端下墜到接近0那是接收端短路或?qū)Φ刈杩箻O低。真正的功夫在于把每一處突變對應(yīng)到版圖上去查看那個(gè)位置是不是恰好有換層過孔、焊盤、連接器或者參考層開槽。這里有一個(gè)高頻踩坑點(diǎn)TDR曲線上的尖峰不一定是真正的阻抗突變也可能是探針設(shè)置帶來的邊界效應(yīng)。通常曲線開頭5%-10%范圍內(nèi)的畸變可以忽略那是激勵(lì)源與被測網(wǎng)絡(luò)之間寄生參數(shù)引起的。判斷標(biāo)準(zhǔn)是看突變位置是否與版圖特征一一對應(yīng)對應(yīng)不上的數(shù)據(jù)別當(dāng)真。5.4 TDR仿真的幾點(diǎn)個(gè)人心得第一TDR量出的阻抗是“局部連續(xù)性的函數(shù)”不是一條走線的平均阻抗。所以第一眼看到曲線波動超過正負(fù)10%不要慌先看波動的位置是不是剛好在過孔附近。過孔殘樁引起的阻抗下降在高速板里幾乎無法完全消除只能通過背鉆縮短殘樁。第二對比法比單次仿真有用得多。我習(xí)慣同時(shí)跑兩條網(wǎng)絡(luò)一條是已知沒問題的參考網(wǎng)絡(luò)比如經(jīng)過驗(yàn)證的50歐姆走線另一條是待分析網(wǎng)絡(luò)。兩條曲線疊加對比差異部分一眼就能看出問題。第三TDR仿真結(jié)果和VNA實(shí)測的S11有一定的換算關(guān)系。當(dāng)你需要在仿真和實(shí)測之間做交叉驗(yàn)證時(shí)可以先用TDR看時(shí)域波形再用PowerSI抽S參數(shù)兩者應(yīng)該自洽。如果對不上優(yōu)先懷疑疊層參數(shù)設(shè)置有問題而不是懷疑工具精度。6. PI仿真入門實(shí)戰(zhàn)從目標(biāo)阻抗到電容優(yōu)化電源完整性仿真的第一條準(zhǔn)則是先算目標(biāo)阻抗再做仿真。不定義目標(biāo)阻抗就打開工具隨手一掃等于沒有驗(yàn)收標(biāo)準(zhǔn)。6.1 目標(biāo)阻抗的計(jì)算方法目標(biāo)阻抗的簡化公式是 Z_target (VDD × ripple_percent) / I_transient。以DDR4的VDDQ1.2V、允許3%的紋波36mV、瞬態(tài)電流4A為例目標(biāo)阻抗就是 1.2 × 0.03 / 4 9mΩ。這個(gè)9mΩ意味著從芯片電源焊盤往回看在關(guān)心的頻段內(nèi)通常是DC到幾百M(fèi)Hz視開關(guān)頻率和帶寬決定電源網(wǎng)絡(luò)阻抗都不能超過9mΩ。很多初學(xué)PI的人算出一個(gè)毫歐級的目標(biāo)阻抗會嚇一跳覺得“這么小怎么可能做到”?，F(xiàn)實(shí)確實(shí)如此高速大電流芯片對PDN阻抗要求就是這么苛刻。要做到9mΩ以下光靠一層完整電源平面不夠必須配合足夠數(shù)量和容值的去耦電容在多個(gè)頻段上壓低阻抗。6.2 PowerSI掃PDN阻抗的流程用PowerSI做PDN阻抗掃描的流程和TDR有點(diǎn)類似加載版圖文件、選擇電源網(wǎng)絡(luò)、設(shè)置AC分析頻段、運(yùn)行仿真得到阻抗曲線。這里有兩個(gè)要點(diǎn)必須注意。要點(diǎn)一要充分考慮VRM模型。低頻段DC到幾十kHz的阻抗行為主要由VRM決定必須要給VRM設(shè)置輸出阻抗模型通常用一個(gè)很小的電阻加一個(gè)電感模擬否則低頻阻抗曲線完全不真實(shí)。要點(diǎn)二要設(shè)置好端口位置。PDN阻抗是“從芯片端看進(jìn)去”的阻抗所以端口應(yīng)該放在芯片的電源和地引腳之間。如果板子上有多顆大電流芯片比如一顆FPGA加四顆DDR就要分別在各芯片處設(shè)端口才能看到每個(gè)芯片端口的獨(dú)立性。6.3 電容選型與OptimizePI優(yōu)化跑完第一次阻抗掃描曲線多半會在某個(gè)頻點(diǎn)沖出一個(gè)峰這個(gè)峰就是諧振峰由電源平面的寄生電感和電容諧振導(dǎo)致。處理手段就是加去耦電容把諧振峰的頻點(diǎn)壓到目標(biāo)阻抗線以下。電容選型的原則是小容值電容100nF、10nF負(fù)責(zé)高頻段幾十MHz到幾百M(fèi)Hz大容值電容1uF、10uF、甚至更大的bulk電容負(fù)責(zé)低頻段幾百kHz到幾MHz。原理不復(fù)雜ESL等效串聯(lián)電感決定了電容的自諧振頻率容值越大、體積越大ESL越高自諧振頻率越低。低于自諧振頻率的頻段電容呈容性高于自諧振頻率就呈感性不再起作用。如果電容數(shù)量多、網(wǎng)絡(luò)復(fù)雜手動一個(gè)個(gè)加電容然后反復(fù)仿真的效率極低。這時(shí)用OptimizePI工具給它設(shè)定目標(biāo)阻抗、候選電容庫、允許占用的面積讓它自動計(jì)算出最優(yōu)的電容容值組合和擺放位置。畢竟去耦電容擺放的核心是減小回路電感離芯片引腳越近、過孔越靠近焊盤效果越好。工具算出來的擺放建議與這個(gè)物理規(guī)律高度一致但能在幾分鐘內(nèi)收斂到手動調(diào)試耗半天的方案。6.4 PI仿真里容易忽視的三個(gè)坑第一個(gè)坑是忽略封裝模型。PCB仿真只能反映板上PDN的阻抗但芯片封裝內(nèi)部的電源寄生電感和電阻同樣影響最終看到電源電壓跌落。如果做的是系統(tǒng)級PI驗(yàn)證最好把芯片封裝模型通常是S參數(shù)模型或Spice子電路也加進(jìn)去。第二個(gè)坑是等效串聯(lián)電感設(shè)置錯(cuò)誤。Sigrity里有專門設(shè)置電容ESL的地方如果用完默認(rèn)值不做修改而實(shí)際選用的電容ESL偏高仿真會偏樂觀。建議從電容廠商IBIS模型或在線文檔里查真實(shí)ESL參數(shù)填入。第三個(gè)坑是最容易被忽視的溫度。電容容值會隨溫度和偏置電壓變化尤其是MLCC電容在DC偏壓下實(shí)際有效容值可能下降50%以上。高級仿真里可以加DC偏置特性入門階段至少留出20%-30%的阻抗設(shè)計(jì)裕量來折算這個(gè)偏差。7. 從仿真到設(shè)計(jì)落地的閉環(huán)讓Sigrity發(fā)揮真正價(jià)值裝了軟件、跑通了TDR和PDN阻抗這只是起點(diǎn)。真正讓Sigrity產(chǎn)生價(jià)值的地方是把仿真結(jié)果轉(zhuǎn)化為可以指導(dǎo)layout的具體規(guī)則。這也是我認(rèn)為高速電路設(shè)計(jì)中最值得投入時(shí)間的能力。7.1 仿真結(jié)果怎么翻譯成設(shè)計(jì)規(guī)則仿真的最終產(chǎn)物要么是一個(gè)結(jié)論要么變成Allegro里的約束規(guī)則。比如DDR4的數(shù)據(jù)線經(jīng)過TDR掃描發(fā)現(xiàn)某條走線在換層過孔處阻抗跌落明顯那么設(shè)計(jì)規(guī)則里應(yīng)該加入“對應(yīng)網(wǎng)絡(luò)過孔必須背鉆”或“過孔附近禁止參考層開槽”這樣的約束。再比如PDN阻抗掃描發(fā)現(xiàn)某個(gè)頻點(diǎn)諧振偏高那么應(yīng)該調(diào)整去耦電容的位置并把最終確定的位置固化成模塊化布局模板下次同類設(shè)計(jì)直接復(fù)用。Sigrity與Allegro之間的規(guī)則閉環(huán)做得比較順在Sigrity里做的分析結(jié)果可以導(dǎo)回Allegro在約束管理器Constraint Manager里以電氣約束的形式落地。這里要提醒新手千萬不要把仿真當(dāng)一次性任務(wù)跑完就算完要把每次仿真的結(jié)論記錄下來整理成屬于自己的“仿真設(shè)計(jì)規(guī)范”。我在實(shí)際項(xiàng)目里體會很深——第二次做DDR設(shè)計(jì)時(shí)新板子一次通過測試靠的就是第一次仿真踩坑后總結(jié)的約束清單。7.2 疊層設(shè)計(jì)優(yōu)先級與銅皮處理的關(guān)系疊層設(shè)計(jì)是SI/PI仿真結(jié)果好壞的地基。常見的設(shè)計(jì)優(yōu)先級是參考層完整性優(yōu)先于走線等長電源平面連續(xù)性優(yōu)先于平面分割美觀回流路徑明確優(yōu)先于鋪銅率。Sigrity的仿真能真實(shí)反映這些優(yōu)先級關(guān)系——比如跨分割走線在TDR曲線上的阻抗突變比任何文檔說教都直觀。這里順便提一個(gè)Allegro老手都關(guān)心的話題銅皮優(yōu)先級Shape Priority在電源完整性里的意義。同一層上多個(gè)電源網(wǎng)絡(luò)共享鋪銅時(shí)優(yōu)先級決定嵌套關(guān)系的歸屬而這會影響電源網(wǎng)絡(luò)的平面連接面積、回路電感進(jìn)而影響PDN阻抗。在Allegro里設(shè)置銅皮優(yōu)先級時(shí)要按電源網(wǎng)絡(luò)的電流大小和敏感度排序大電流網(wǎng)絡(luò)優(yōu)先獲得完整平面區(qū)域敏感模擬電源放在靠近芯片端的小塊區(qū)域避免大電流干擾。7.3 給剛?cè)腴T的人一個(gè)學(xué)習(xí)路徑建議如果完全從零開始我建議的學(xué)習(xí)順序是先花一周把TDR仿真跑熟——用一塊自己畫的簡單兩層板做一條50歐姆走線改變線寬和參考層距離觀察TDR曲線變化。這一周建立的是“阻抗到底長什么樣”的直觀感覺。第二周再接觸S參數(shù)和眼圖。在TDR基礎(chǔ)上理解回波損耗和插入損耗再用SystemSI跑一條DDR的通道仿真建立收發(fā)鏈路的整體概念。第三周切到PI方向用PowerDC做一個(gè)DCDC到FPGA的IR Drop仿真然后用PowerSI掃PDN阻抗嘗試添加去耦電容看阻抗曲線的變化。走完這三周你基本具備獨(dú)立開展簡單SI/PI驗(yàn)證的能力了。之后再根據(jù)項(xiàng)目需要深入到DDR總線仿真、SerDes通道設(shè)計(jì)或者OptimizePI自動優(yōu)化學(xué)起來會順暢得多。最后說句實(shí)在話。我剛接觸Sigrity那會兒光安裝配置就折騰了三天最后發(fā)現(xiàn)是環(huán)境變量里IP寫錯(cuò)了一個(gè)數(shù)字。后來仿真跑得多了反而覺得最有價(jià)值的不在于某個(gè)工具按鈕而是拿到一條曲線之后能不能解釋曲線背后對應(yīng)的物理結(jié)構(gòu)問題。工具只是幫我們把“猜想”變成了“看見”但決定設(shè)計(jì)成敗的永遠(yuǎn)是你對高速電路物理本質(zhì)的理解深度。希望這篇入門實(shí)戰(zhàn)能幫你少走幾步彎路把更多精力花在真正值得琢磨的地方。